组合逻辑电路中的险象是由于()引起的A 电路未达到最简B 电路有多个输出C 电路中的时延D 逻辑

组合逻辑电路中的险象是由于()引起的

A、电路未达到最简

B、电路有多个输出

C、电路中的时延

D、逻辑门类型不同